ModelSim SE 2020是西门子旗下的一款优秀HDL语言仿真软件，它提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog混合仿真的仿真器。该软件还拥有最友好的调试环境，采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，并且具有个性化的图形界面和用户接口，能够为用户加快调试提供强有力的手段。除此之外，这款软件全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试，提供完整的仿真过程，从创建工作库到编译设计，以及加载仿真器到运行仿真和调试结果等，可以很好地满足程序员们的使用需求，大大提高了工作效率。
ModelSim SE 2020.4还进行了全面升级和优化，提供全面完善以及高性能的验证功能，全面支持业界广泛的标准。集成了性能分析、波形比较、代码覆盖、数据流ChaseX、虚拟对象Virtual Object等众多调试功能。能够很好的帮助你改正错误，有效的解决问题，节省大量时间，提高工作效率，是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。
软件特色
1、统一的混合语言仿真引擎，易于使用和性能
2、native支持的Verilog，SystemVerilog的设计，VHDL和SystemC对复杂的设计环境的有效核查
3、快速调试时间，易于使用的多语言调试环境
4、先进的代码覆盖率和分析工具，可快速缩短覆盖范围
5、提供了交互式调试和后期模拟调试，因此可使用相同的调试环境
6、强大的波形比较功能，可轻松分析差异和错误
7、统一的覆盖数据库，具有完整的交互式和HTML报告和处理功能，可了解和调试整个项目的覆盖范围
8、结合HDL Designer和HDL Author进行完整的设计创建，项目管理和可视化功能
ModelSim SE 2020安装教程
1、下载解压，得到ModelSim SE 2020.4 64位原程序和patch文件夹；
2、首先双击文件“modelsim-win64-2020.4-se.exe”安装软件，按默认路径安装即可；
3、注意：这一步不要安装Key Driver；
4、软件成功安装后，先不运行软件，打开crack 1文件夹，将MentorKG.exe、MGLS.DLL和patch_dll.bat复制到安装目录下的win64文件夹中；
默认路径：
C:\modeltech64_2020.4\win64
5、管理员身份运行patch_dll.bat，将生成的许可证另存为LICENSE.TXT，
保存到软件安装目录下；
6、接下来，创建系统环境变量：
变量名：LM_LICENSE_FILE
变量值：LICENSE.TXT的路径。
默认为：
C:\modeltech64_2020.4\win64\LICENSE.TXT
7、至此，软件成功激活，以上就是ModelSim SE 2020.4的详细安装教程，希望对用户有帮助。
ModelSim SE 2020功能介绍
1、更智能的GUI
智能设计的GUI可以有效利用桌面空间。 ModelSim提供了高度直观的交互式图形元素（窗口，工具栏，菜单等）排列方式，使您可以轻松查看和访问其许多强大功能。 结果便是易于使用且可以快速掌握的功能丰富的GUI。 通过将Tcl用户界面集成到其HDL仿真器中，ModelSim重新定义了仿真的开放性。 Tcl是一种简单但功能强大的脚本语言，用于控制和扩展应用程序。
ModelSim GUI提供高效的设计调试和分析功能以及项目和文件管理。
2、记忆窗
存储器窗口允许直观，灵活地查看和调试设计存储器。 VHDL和Verilog内存是从源中自动提取并在GUI中查看的，从而提供了强大的搜索，填充，编辑，加载和保存功能。内存窗口支持从文件或通过使用恒定，随机和计算值来预加载内存，从而节省了仅加载内存来初始化测试平台部分的耗时步骤。所有功能都可以通过命令行使用，从而可以在脚本中使用它们。
3、波形和结果查看
ModelSim提供了高性能的全功能波形窗口。 Wave窗口提供了用于标记有趣的时间点并测量光标之间的时间距离的光标。波形窗口的内容可以通过强大的虚拟信号定义和分组灵活地设置格式。
在两个仿真结果之间可以轻松进行波形比较。通过用户指定的时间过滤功能，可以轻松处理RTL和门级仿真结果之间的时序差异。
ModelSim提供了独特的WLF管理实用程序（又名WLFMAN），该实用程序允许处理WLF结果文件。这使您可以指定要记录到WLF文件的信息量，并允许您根据信号或时间对现有WLF文件进行子集化。
WLFMAN实用程序可有效管理磁盘空间并提高模拟后调试效率。
4、源窗口模板和向导
使用VHDL和Verilog模板和向导，您可以快速开发HDL代码，而不必记住确切的语言语法。只需单击鼠标，即可使用所有语言结构。易于使用的向导将引导您逐步完成更复杂的HDL块的创建。向导显示了如何创建可参数化的逻辑块，测试台激励和设计对象。源代码窗口模板和向导通过省时的快捷方式使新手和高级HDL开发人员受益。
5、专案经理
项目管理器大大减少了组织文件和库所需的时间。在编译和模拟时，项目管理器会存储每个项目的唯一设置，使您可以从上次中断的地方重新启动模拟器。仿真属性使您可以轻松地使用预先配置的参数进行仿真。
6、代码覆盖率
设计验证的完整性可以通过代码覆盖率来衡量。 ModelSim支持语句，表达式，条件，切换和FSM覆盖范围。代码覆盖率指标是从HDL源自动得出的。由于创建了许多可配置和可重复使用的设计模块，并且并非所有指标都很有价值，因此可以使用代码覆盖率浏览器中指定的源代码实用程序和排除项来灵活管理代码覆盖率指标。
7、基于断言的验证
ModelSim提供了一个全面的，基于标准的基于断言的验证（ABV）解决方案，可以选择SystemVerilog断言（SVA），属性规范语言（PSL）或两者。
8、强大的，具有成本效益的模拟
解决方案ModelSim提供了功能强大的仿真解决方案，非常适合验证中小型FPGA设计；尤其是具有复杂任务关键功能的设计。
更新日志
v2020.4版本
-在2020.4中修复了SystemVerilog缺陷
-QSIM-64922-Vlog报告了错误；
-65962-如果在编译时使用-autoorder和-quiet开关，如果语义错误在刷新阶段遇到错误，将不会打印错误。
-QSIM-66278-如果占用超过2G的空间的大型数据结构将崩溃使用默认初始化。
-QSIM-65639-design.bin的信号范围可能不正确。
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